Design for Manufacturability: Directed Self-Assembly Lithography

  Directed Self-Assembly 리소그래피(DSAL)는 10nm 이하의 미세공정에서 작은 contact(via) hole을 패터닝 할 수 있는 방법으로 주목 받고 있다. DSAL에서는 가까이 있는 contact hole들을 그림 (a)와 같이 contact cluster로 묶어 한번에 패터닝한다. 일반적인 광리소그래피 방법을 통해 guide pattern이라 불리는 큰 구멍(그림 (b))을 형성하고, 이를 block copolymer (BCP)로 채운 후 열을 가해 두 종류의 polymer가 저절로 정렬되어 작은 구멍을 형성하게 한다 (그림(c)). 그 후 polymer B만을 제거해 작은 크기의 contact hole을 얻는다 (그림 (d)). 이 과정에서 cluster가 크거나 복잡한 경우 올바른 contact hole을 얻을 수 없는 경우가 있는데, 이를 DSA defect이 생겼다고 한다. 우리 연구실에서는 DSA defect을 만드는 cluster를 판별하고, 이 정보를 이용해 회로 설계의 여러 과정(placement, redundant via insertion 등)에서 DSA defect이 생기지 않도록 하는 방법에 대해 연구하고 있다.



  Clock Network: Clock Mesh and Crosslink

 디지털 칩은 내부는 조합 (combinational) 및 순차 (sequential) 회로로 구성되어 있다. 순차 회로는 플립플롭(Flip-Flop)과 같은 저장 소자이며, 모든 플립플롭은 같은 시간에 동작해야 한다. 이를 위해 클락(clock)이라는 신호가 모든 플립플롭에 공급되며, 동기화 될 수 있도록 클락 배선이 설계되는데, 이를 클락 네트워크(clock network)라고 한다. 
 이상적으로 클락 신호는 모든 레지스터에 같은 시간에 도달해야하나, 실제로는 설계 제약상 시간차가 나게된다. 이를 클락 스큐(skew)라고 하는데, 이는 집적도가 높아질수록 공정, 전압, 온도에 의해 그 정도가 심해진다. 
 칩의 정상 동작을 위해서는 반드시 클락 스큐를 줄여야한다. 이를 위해 클락 메쉬(clock mesh)와 크로스링크(crosslink)라는 기법이 도입되었다. 두 기법은 모두 배선을 추가하여 두 노드를 연결(short) 시킨다는 공통점을 갖고 있다. 본 연구실에서는 각 기법에 대하여 최소한의 배선으로 클락 스큐를 줄일 수 있는 설계법을 연구하고 있다.


  Model-to-Hardware Correlation (MHC): Interconnect Corner
 
  MHC는 설계의 기반이 되는 모델과 실리콘에 실제로 구현된 하드웨어 간 정합성을 의미한다. Device 그리고 interconnect model를 사용하여 설계하더라도 그 모델이 실리콘에서 측정한 것과 다른 전기적 특성을 가진다면  설계 단계에서 예상한 칩의 성능이  실현되지 않는다. 이러한 문제를 해결하기 위해 테스트 회로를 설계하고, 이를 실리콘에서 측정하여 설계 모델에 반영하기 위한 연구를 진행하고 있다.
 Interconnect corner에 MHC를 반영한 예를 들고자 한다. 배선 길이 및 두께를 다르게 한 링오실레이터 회로들을 매크로 내에 설계하고 이를 칩 안 여러 곳에 배치한다. 공정 이후, 실제 칩 안에 있는 회로 딜레이를 측정하여 칩 내부의 저항과 캐패시턴스 값을 예측한다. 오른쪽 그림에서 검은색 점들이 모델 상의 RC corner이고 붉은색 점이 실리콘에서 예측한 RC 값이다. 칩 내부 RC 값이 설계 corner 상에 존재하지 않으므로 ITF (interconnect technology format)을 수정하여 설계에 반영한다.