Computational Lithography  

    The lithography process is a process of exposing photoresist on a wafer by transmitting light through a mask in the shape of a design layout. Only the photoresist exposed through the development process is removed, and only the portion from which the photoresist is removed is cut through a subsequent etch process to form an actual pattern on the wafer (Figure 1). As the miniaturization of the semiconductor process continues, the pattern of the mask also becomes small, and light passing through a narrow gap forms a photoresist with a distorted shape due to diffraction and interference (Figure 2).

    Computational lithography is the process of correcting and verifying a mask image using a computer to accurately engrave a design layout on a wafer. The correction process includes optical proximity correction (OPC), sub-resolution assist feature (SRAF) insertion, etch proximity correction (EPC), and the verification process includes lithography simulation, resist profile simulation, and the like.


    There are two methods of the calibration process, using rule and model. The rule-based method is fast but inaccurate, and the model-based method is corrected incrementally through repetitive simulation, but requires an accurate but long time. In the verification process, relatively inaccurate compact model based simulation is widely used to verify within practical time. We intend to perform fast and accurate calibration and verification by applying machine learning to computational lithography problems. We propose a feature extraction method that fits the characteristics of each problem, and optimize and apply a suitable machine learning algorithm.

Machine Learning-Guided OPC (ML-OPC)

    The most widely used model-based OPC (MB-OPC) follows the process shown in Figure 3: (1) First, the image and contour to be imprinted on the photoresist are obtained from the mask image through lithography simulation. (2) Modify the mask image to reduce the difference between the contour and target layout. (3) This process is repeated 10-20 times until the difference between the contour and target layout falls below a certain level. As the pattern of design layout becomes more refined, more accurate lithography simulation and mask image modification are required, and the time required for MB-OPC is rapidly increasing.

     ML-OPC repetitive lithography simulation bypassing using a machine learning algorithm  from the target layout OPC is a way to get the masked image directly . A design layout segment a parameter (eg pattern densities, optical signals kernel) and expressed as a neural network if the input , the segment of the mask bias  is output  ( Fig. 4). After obtaining mask bias for all segments, OPC mask image is drawn. Principal component analysis (PCA) clearer by the feature extracting and , needless training data to remove the sampling방법으로 학습 시간을 단축한다. 아직 ML-OPC 만 독립적으로 사용할 수준의 정확도는 확보하지 못했지만, ML-OPC 결과에 MB-OPC 를 뒤이어 붙이면 여전히 3배 빠르면서, 산업에서 요구하는 OPC 정확도를 만족시킨다.

Machine Learning-Guided EPC (ML-EPC)

    리소그래피에 의해 포토레지스트 위에 패턴이 정의되면, 식각공정을 통해 웨이퍼에 패턴을 새긴다. 하지만 식각공정은 항상 부분적으로 등방적 (partially isotropic)이므로 수직방향뿐만 아니라 수평방향으로도 substrate가 깎여나간다. 그림 5와 같이 패턴 모양에 따라서 수평방향의 etch bias 가 양과 음으로 발생하는데, 이로 인한 웨이퍼상의 패턴 왜곡을 보상하기 위해서 리소그래피 타겟 레이아웃을 보정하는 과정을 EPC 라고 부른다. MB-EPC geometry kernels (e.g. density, visible, and blocked kernels)을 이용한 calibrated model 로부터 etch bias 를 얻고, 이로부터 리소그래피 타겟 레아아웃을 수정하는 과정을 반복적으로 수행한다. 

    ML-EPC는 기계학습 알고리즘을 이용해 etch bias를 정확하게 예측하고, 이를 바탕으로 리소그래피 타겟 레이아웃을 수정하는 방법이다. Local pattern densities 나 optical kernel signals 를 neural network 에 입력하여 얻은 etch bias는 MB-EPC 에서 얻은 것에 비해 34% 정확하다. 그 효과로 패턴의 critical dimension (CD) 오차의 3σ 가 2.9% (8.2 -> 5.3%) 감소한다 (그림 6).


Lithography Modeling

    비용과 시간적인 문제로 실제 리소그래피 공정이 진행되기 위해서는 없이 많은 시뮬레이션을 통해 원하는 모양의 패턴이 만들어지는지 확인해야만 한다. 따라서 실제 공정과 가장 유사한 compact model 개발하는 연구는 굉장히 활발하게 진행되어 왔다.

    Compact model 다수의 테스트 패턴으로 모델링 되며, model 결과는 이때 사용하는 테스트 패턴에 dependent하다. Compact modeling 사용되는 테스트 패턴은 test pattern generator (TPG) 통해 제작되어왔다. 그러나 TPG 생성된 테스트 패턴은 모양이 너무 단순하여 복잡한 실제 레이아웃을 cover하지 못한다는 문제가 있다. 따라서 현재는 실제 사용되는 패턴을 기존 테스트 패턴에 일부 추가하여 compact modeling 진행 중에 있고, full chip에는 너무 많은 패턴들이 존재하므로 이를 선택하는 연구들이 진행 중에 있다.

연구에서는 compact modeling 최적화된 테스트 패턴을 찾고자 많은 실제 패턴들을 클러스터링하여 분류하였다. 클러스터링에 사용된 feature resist kernel signal image parameter set (IPS) 이며, 클러스터링 방법으로는 K-means, CLARANS, OPTICS 등을 사용하였다. 전체의 10% 테스트 패턴만으로 기존의 테스트 패턴 방법에 비해 47% 감소된 CD RMSE 얻었으며, 모든 실제 패턴을 사용했을 때와 유사한 compact model 정확도를 이끌어내는데 성공하였다.


Machine learning-guided SRAF printability avoidance (ML-SPA)

    Sub-resolution assist feature (SRAF) process variation 의해 생기는 process window (PW) 개선시키기 위해 메인 패턴 주변에 삽입되는 보조 패턴이다. SRAF 포토마스크 상에는 삽입되지만 노광 과정 이후의 PR (Photo Resist)에는 현상되지 않는 것이 중요하다. SRAF PR 현상되는 경우, 식각 과정을 통해 패터닝 레이어에도 SRAF 식각 있으며, 이는 제작된 반도체의 오작동을 야기한다.

   ML-SPA 기계학습 알고리즘을 이용해 SRAF printability 보다 정확하게 예측하고, 이를 바탕으로 SRAF 삽입 여부를 결정하는 방법이다. SRAF 중심에서 얻은 optical kernel signal local pattern density artificial neural network (ANN) 입력하여 패턴의 intensity threshold 찾은 , 실제 패턴의 intensity 계산하여 SRAF printability 확인할 있다. Print SRAF 모두 예측한 경우를 기준으로, 기존에 사용하는 방법인 model threshold adjustment (MTA) print되지 않은 SRAF 59% print 하였다고 예측한 반면, ML-SPA 12%만을 잘못 예측하였다.

layout Pattern Synthesis

    다양한 모양의 포괄적인 테스트 패턴들은 여러 리소그래피 어플리케이션에 중요하게 사용된다. 하지만, parametric 패턴이나 real 패턴에서 신중하게 패턴을 추출하고 분류하더라도 패턴의 다양성을 만족시키기란 쉽지 않다. 그림 (a)는 리소그래피 모델을 보정하기 위해 추출된 레이아웃 패턴을 feature space상에 mapping한 모습이다. 다음과 같이 추출된 패턴들로 모델을 보정하면 학습 데이터로 덮인 영역에 속하는 패턴들은 잘 예측되지만, feature space 상에서 빈 영역에 있는 레이아웃 패턴에 대해서는 예측이 어렵다. 따라서, 본 연구는feature space 상의 빈 영역을 채울 수 있도록 새 레이아웃을 자동으로 생성하는 것을 목표로 한다. 패턴을 생성한 이후, 기존 레이아웃과 함께 합성된 레이아웃을 사용하여 모델을 교정한다. 합성된 레이아웃을 추가하면 그림 (b)에 도시된 바와 같이, feature space 상의 빈 영역이 감소하여, 새로운 패턴을 더욱 능동적으로 받아드릴 수 있다.

                                            그림 6: Feature space (a) before layout pattern synthesis (b) after layout pattern synthesis.