Near threshold voltage (NTV) 회로는 동작전압을 문턱전압 (Vth) 근처까지 낮추어 설계함으로써 최대 에너지 효율을 얻고자 한다. <그림 1>은 회로의 동작전압과 에너지 소모량의 관계를 보여주는 그래프로서, NTV에서의 동작이 정상전압에 비해 전력 소모가 5배 낮은 것을 보인다. 따라서 NTV 회로 설계는 사물인터넷 (IoT), 웨어러블 컴퓨터 등의 애플리케이션에서 전력 소모를 획기적으로 줄일 수 있다.
NTV 회로는 에너지 소모를 크게 줄일 수 있는 장점이 있지만, 반면 셀 딜레이가 증가하고 공정 변이에 민감한 단점을 가진다. NTV에서의 셀 딜레이 증가는 회로의 성능 저하 뿐만 아니라 leakage 에너지 증가를 가져온다. <그림 2>는 공급전압에 따른 셀 딜레이 변이 증가를 보인다. 이는 설계 시 셀 딜레이에 추가적인 마진을 요구하고 칩의 면적을 증가시킨다. 그러므로, NTV computing에서의 이득을 최대화하기 위해서는 이러한 문제들을 해결할 수 있는 NTV 설계 방법론이 필요하다.




Library Optimization through RSCE
정상전압에서는 DIBL이나 Vth roll-off와 같은 short channel effect (SCE)로 인해 트랜지스터의 채널 길이가 감소하면서 Vth는 감소한다. 이를 방지하기 위해 source와 drain 근처 채널에 더 많은 dopant (halo)를 형성시켜서 Vth 감소를 보상한다. 그러나 NTV에서는 낮은 drain 전압 때문에 SCE가 상대적으로 크지 않으므로, 오히려 채널 길이가 작을 때 Vth가 큰 현상이 발생하는데, 이를 reverse short channel effect (RSCE)라고 부른다.
채널 길이의 증가는 RSCE을 감소시켜서 특정 길이까지는 셀의 딜레이를 감소시키고, 그 이상의 길이에서는 다시 증가시킨다. 또한, 딜레이 변이는 채널 길이의 증가에 따라 꾸준히 감소하는 경향을 보인다. 하지만 이에 따라 게이트 캐패시턴스와 셀 면적이 증가하므로 셀 내부 트랜지스터들의 채널 길이를 크게 증가시킬 수는 없다. 우리는 각 로직 셀에 대해서 링오실레이터 회로를 구성하고, 트랜지스터의 길이를 증가시키면서 시뮬레이션을 수행한다. INV 셀을 이용한 링오실레이터 딜레이는 <그림 3>과 같이 변화한다. 우리는 딜레이 뿐 아니라, 셀의 면적과 변이를 고려하여 각 셀의 채널 길이를 결정하고, 이를 셀 레이아웃에 반영한다. 칩 면적이 크게 증가하지 않도록, 채널 길이를 증가시킨 셀은 설계 시 선택적으로 사용할 수 있도록 한다.