오늘날 휴대용 전자 기기들 (스마트폰, 태블릿 등)은 전력 소모는 작으면서도 성능은 desktop PC만큼 뛰어날 것이 요구된다. 소비 전력은 휴대용 전자 기기의 반도체 칩 설계 시 주요 제약 조건 중 하나가 되었고 저전력 설계는 이미 반도체 칩 설계의 핵심 부분이 된 지 오래다. 효율적인 저전력 설계를 위해서는 어떤 블록이 어떤 동작을 할 때 전력 소모가 큰지를 파악하는 것이 필요하기 때문에 전력 분석이 꼭 수반되어야 한다. 그런데 여기서 우리는 저전력 설계의 딜레마에 봉착하게 된다. 그림 1에서 보인 것과 같이 저전력 설계를 통해 절감할 수 있는 소비 전력의 양은 설계 플로우의 초기 단계에서 매우 크지만 이 단계에서의 전력 분석은 정확도가 매우 낮다. 반대로 후기 단계에서는 높은 정확도의 전력 분석이 가능하지만 절감할 수 있는 소비 전력의 양이 너무 적다.
  이를 극복하기 위해 본 연구실에서는 설계 초기 단계에서 정확도가 매우 높은 전력 waveform을 얻을 수 있는 새로운 전력 분석 툴을 개발 중이다. 그림 2는 해당 툴을 사용한 전력 분석 플로우를 보여주고 있다. 이 툴은 설계의 후기 단계인 gate level에서의 netlist와 power 정보 및 power 추출에 사용된 netlist 상의 signal transition 정보 (FSDB/VCD), 그리고 초기 단계인 RTL에서의 디자인 정보를 입력으로 받는다. 그럼 이 정보들을 기반으로 상위 단계 functional simulator에서 사용 가능한 power model을 생성한다. 이제 이 power model을 연동하여 simulator를 실행하면 상위 수준에서 실시간으로 정확한 전력 waveform을 얻을 수 있다. 현재 이 툴은 gate level에서의 전력 분석 툴에 비해 100배 이상 빠른 속도로 전력을 예측할 수 있으면 평균 전력 오차는 10% 이내이다.