Books
  1. Seongbo Shim, Suhyeong Choi, and Youngsoo Shin, "Machine Learning for Mask Synthesis," chapter, Machine Learning in VLSI Computer-Aided Design, Springer, 2019.
  2. Seongbo Shim and Youngsoo Shin, "Physical Design and Mask Synthesis for Directed Self-Assembly Lithography," Springer, 2018.
  1. Jinwook Jung, Dongsoo Lee, and Youngsoo Shin, "Design and optimization of multiple-mesh clock network," chapter 3, VLSI-SoC: Internet of Things Foundations, Springer, 2015.
     


      1. Youngsoo Shin, “Low-power circuits: from system-level perspective,” chapter 2, Energy-Aware System               Design: Algorithms and Architectures, Springer, 2011


Tutorials
  1. Seongbo Shim and Youngsoo Shin, "Directed self-assembly lithography (DSAL): mask synthesis and circuit design," tutorial at Asia and South Pacific Design Automation Conference (ASP-DAC), Jan. 2016, Macao.
  2. Youngsoo Shin, "Pulse Based Design and Optimization," tutorial at Asia and South Pacific Design Automation Conference (ASP-DAC), Jan. 2013, Yokohama, Japan.
  3. Youngsoo Shin, "Power-Aware Design in 28nm Generation and Beyond: Facts, Myths, and Misunderstandings," short course at Symposium on VLSI Circuits, June 2012, Hawaii, USA.
  4. Kaushik Roy and Youngsoo Shin, "Recent Advances in Low Leakage VLSI Design" tutorial at Asia and South Pacific Design Automation Conference (ASP-DAC), Jan. 2009, Yokohama, Japan.PDFpart1 part2
  5. Naehyuck Chang and Youngsoo Shin, “Software Design and Dynamic Power Management,” IEEE Technology Surveys on CAD Algorithms, Methods and Tools for Low-Power Circuits and Systems (edited by Enrico Macii), Jan. 2006.
  6. Youngsoo Shin and Tohru Ishihara, “Software Design for Low-Power Embedded Systems,” tutorial at Summer Workshop on Embedded System Technologies (SWEST), July 2001, JapanPDFpaper

Patents
  1. 서재우, 정진욱, 신영수, "Mixed-height cell placement을 위한 glue logic과 이를 활용한 smaller height multi-bit flip-flop," 출원 10-2018-0005928, 2018년 1월.
  2. 서재우, 정진욱, 신영수, "Metal-less clock routing을 통한 low-track flip-flop layout," 출원 10-2018-0000818, 2018년 1월.
  3. Jae-Woo Seo and Youngsoo Shin, "Method for aligning metal layer in standard cell to routing track after placement and layout thereof," US patent 출원 15908253, 2018년 2월.
  4. 서재우, 신영수, "스탠다드 셀 내의 금속 레이어를 배치 이후 라우팅 트랙에 정렬시키는 방법 및 그에 따른 레이아웃," 출원 10-2017-0027209, 2017년 3월.
  5. 윤기원, 신영수, "스토캐스틱 컴퓨팅 기반의 에스엔지 및 이를 이용한 뉴로모픽 회로" 10-1914701-0000, 2018년 10월.
  6. 신영수, 이건재, 조성호, 김대식, 양경훈, "웨어러블 디바이스 형태의 뉴로모픽 기기 및 상기 뉴로모픽 기기를 이용한 생체 정보 처리 방법" 출원 10-2016-0067681, 2016년 5월.
  7. 신영수, "고집적 반도체 칩의 열-전력 분석 방법 및 이를 저장하는 컴퓨터 판독 가능 기록 매체" 10-1914060-0000, 2018년 10월.
  8. 서문준, 백돈규, 신인섭, 신영수, 김형옥, 오충기, 도경태, 전재한, 최정연, "게이트 지연시간 및 출력시간의 모델링 방법" 출원 10-2012-0115554, 2012년 10월.PDFpatent
  9. 백돈규, 신인섭, 백승훈, 신영수, "스트럭처드 주문형 반도체의 레이어 리소그래피 방법, 설계 방법 및 이에 사용되는 타일 마스크 셋" 10-1164787-0000, 2012년 7월.PDFpatent
  10. 궁재하, 한인학, 신영수, "집적 회로의 온도 예측 방법 및 이를 이용한 집적 회로의 플로어플래닝 방법" 10-1134440-0000, 2012년 4월.PDFpatent
  11. 서문준, 백승훈, 김재현, 신영수, "스트럭처드 주문형 반도체의 레이어 리소그래피 방법, 설계 방법 및 선택적으로 패터닝된 마스크 셋과 마스킹 마스크" Korea patent 10-1020745, 2011년 3월.PDFpatent
  12. 이혜인, 백승훈, 신영수, "펄스 래치를 사용하는 디지털 순차 회로의 속도 향상 방법 및 장치," 출원 10-0989899, 2010년 10월.PDFpatent
  13. 신영수, 김형옥, 서문준, 최정연, 이봉현, "파워 게이팅 회로 및 이를 포함하는 집적 회로" 출원 10-2010-0103195, 2010년 9월.PDFpatent
  14. 신영수, 서문준, "플립플롭 변환방법" 출원 10-0901321, 2009년 6월.PDFpatent
  15. 신영수, 서문준, "누설 전류를 감소시키는 비대칭 플립플롭" 출원 10-0879509, 2009년 1월.PDFpatent
  16. 신영수, 김형옥, "지그재그 파워 게이팅을 적용한 파워 네트워크 회로 및 이를 포함하는 반도체 장치" Korea patent 10-0857826, 2008년 9월.PDFpatent
  17. Byunghee Choi, Jun Seomun, Youngsoo Shin, Jung Yun Choi, and Hyosik Won, "Body biasing control circuit using lookup table and body biasing control method using same" Korea patent 10-0817058, Mar. 2008, filed for US patent, Sep. 2007 (disclosure on Mar. 2008).PDFpatent
  18. 김형옥, 신영수, 김혁, 어익수, "파워게이팅 회로를 구비한 반도체 집적회로 장치" Korea patent 10-0703720, 2007년 12월.PDFpatent
  19. Youngsoo Shin and Hyung-Ock Kim, "Power network using standard cell, power gating cell, and semiconductor device using the power network" US patent 7755396, Jul. 2010.PDFpatent , Korea patent 10-0780750, 2007년 11월.PDFpatent
  20. Nagu Dhanwada, Youngsoo Shin, and Jingcao Hu, "Method of physical planning voltage islands for ASICs and System-on-Chip designs" US patent 7296251 B2, Nov. 2007.PDFpatent
  21. 이정협, 신영수, "천이 수를 유지하는 내로우 버스 인코딩/디코딩 장치," Korea patent 10-0657411, 2006년 12월.PDFpatent
  22. 허세완, 김형옥, 신영수, 최정연, 원효식, "전원 전압 제어 및 파워 게이팅（power gating）을 이용한 누설 전류 감소 방법 및 그방법을 이용한 반도체 장치" 출원 10-2006-0076366, 2006년 8월.PDFpatent
  23. Takayasu Sakurai, Youngsoo Shin, Hiroshi Kawaguchi, Kazuo Aisaka, Keisuke Toyama, and Koichiro Ishibashi, "Power control device and method, and power control program," Japan patent 3830133, May. 2003.PDFpatent
  24. Youngsoo Shin, Kiyoung Choi, Byungho Min, and Young-Hoon Chang, "Bus encoding/decoding apparatus and method," US patent 6489900, Dec. 2002.PDFpatent, Japan patent 2001-243049, Sep. 2001. Korea patent 10-0435215, 2004년 5월.PDFpatent

Domestic Publications
  1. Yuepeng Fan, 현대준, 신영수, "Wirelength prediction of pre-placement netlist using machine learning," 2018년 SoC 학술대회, 2018년 5월.
  2. 송영수, 정진욱, 신영수, " TFET 기반 표준 셀 레이아웃 방법 및 배치 최적화," 2018년 SoC 학술대회, 2018년 5월.
  3. Yuepeng Fan, 한인학, 신영수, "Automatic clock gating synthesis through detection of cyclic paths," 제25회 한국반도체학술대회, 2018년 2월.
  4. 이진곤, 정진욱, 신영수, "Fast timing analysis of full custom digital circuits with accurate gate RC modeling," 제25회 한국반도체학술대회, 2018년 2월.
  5. 최수형, 심성보, 신영수, "Full-chip level estimation of temperature-dependent leakage power," 제24회 한국반도체학술대회, 2017년 2월.
  6. 윤기원, 최수형, 신영수, "Area efficient neuromorphic circuit based on stochastic computation," 제24회 한국반도체학술대회, 2017년 2월.
  7. 정우현, 심성보, 신영수, "Automatic placement for directed self-assembly lithography," 제23회 한국반도체학술대회, 2016년 2월.
  8. 한인학, 신영수, "Optimizing the number of routing tracks for timing closure and circuit area," 제23회 한국반도체학술대회, 2016년 2월.
  9. 한인학, 정진욱, 신영수, "Optimizing timing margin for timing closure, area, and power," 제23회 한국반도체학술대회, 2016년 2월.
  10. 김상민, 신영수, "라이브러리 설계와 게이트 사이징을 이용한 이중 모드 회로의 타이밍 최적화," 대한전자공학회 추계학술대회, 2015년 11월.
  11. 김상민, 백돈규, 안용수, 이동수, 신영수, "Pulsed-Vdd의 실제 하드웨어 구현," 제22회 한국반도체학술대회, 2015년 2월.
  12. 정진욱, 신영수, "Managing power consumption and clock skew using mesh clock network with multiple subtrees," 제22회 한국반도체학술대회, 2015년 2월.
  13. 한인학, 정진욱, 신영수, "Simultaneous fixing hold violations of best and worst corners," 제22회 한국반도체학술대회, 2015년 2월.
  14. 정우현, 심성보, 신영수, "Reducing routing congestion and chip area by post placement optimization utilizing redundant inter-cell margin,"제22회  한국반도체학술대회, 2015년 2월.
  15. 정진욱, 이동수, 신영수, "Design and optimization of mesh clock network with multi-level clock gating," 제21회 한국반도체학술대회, 2014년 2월.
  16. 한인학, 신영수, "Synthesis of multi-stage gate-level clock gating," 제21회 한국반도체학술대회, 2014년 2월.
  17. 김상민, 홍정민, 배상민, 신영수, "Module regrouping for minimizing wrapper cells in SoC testing," 제21회 한국반도체학술대회, 2014년 2월.
  18. 이유종, 심성보, 신영수, "Identifying redundant inter-cell margins and its application to technology mapping," 제21회 한국반도체학술대회, 2014년 2월.
  19. 안용수, 백돈규, 이동수, 신영수, "Pulsed-Vdd: 클럭 네트워크가 없는 동기회로 설계," 대한전자공학회 하계종합학술대회, 2013년 7월.
  20. 김덕환, 송지훈, 신영수, "Hierarchical temporal memory의 실제 하드웨어 구현," 제20회 한국반도체학술대회, 2013년 2월.
  21. 김덕환, 송지훈, 신영수, "Hierarchical temporal memory 방식을 이용한 뇌 인지 기능 모사," 제19회 한국반도체학술대회, 2012년 2월.
  22. 한인학, 신영수, "Clock gating: design or synthesis?," 제19회 한국반도체학술대회, 2012년 2월.
  23. 한인학, 김상민, 신영수, "동작모드 파워 게이팅 회로를 위한 클락 게이팅 합성 기법," 대한전자공학회 하계종합학술대회, 2011년 6월.
  24. 신인섭, 김덕환, 신영수, "이종구조를 갖는 programmable logic의 routability를 개선하기 위한 패킹 알고리즘," 대한전자공학회 하계종합학술대회, 2011년 6월.
  25. 서문준, 신인섭, 신영수, "Active mode 파워 게이팅 회로의 physical design," 제18회 한국반도체학술대회, 2011년 2월.
  26. 백돈규, 김덕환, 신영수, "선택적 부분 패터닝과 이를 이용한 structured ASIC 설계," 제18회 한국반도체학술대회, 2011년 2월.
  27. 백승훈, 신영수, "고성능 ASIC 설계를 위한 펄스래치회로 최적화기법 분석," 제18회 한국반도체학술대회, 2011년 2월.
  28. 궁재하, 한인학, 신영수, "Thermal signature: 자동 floorplanning을 위한 빠르고 정확한 온도 지표," 제18회 한국반도체학술대회, 2011년 2월.
  29. 모민영, 김상민, 신영수, "Timing analysis algorithm for clock gated DETFF based circuits," 제18회 한국반도체학술대회, 2011년 2월.
  30. 신인섭, 김상민, 백승훈, 서문준, 유리은, 신영수, "Thermal issues in 3D IC," 3차원반도체집적기술 특집, 전자공학회지, 제36권 9호, pp. 980-990, 2009년 9월.
  31. 김형옥, 신영수, "지그재그 파워 게이팅 회로의 셀-기반 세미커스텀 설계," 제14회 한국반도체학술대회, 2007년 2월.
  32. 허세완, 신영수, "Leakage-aware technology mapping for sequential circuits," 제14회 한국반도체학술대회, 2007년 2월.
  33. 김형옥, 최병희, 허세완, 신영수, "Supply switching with ground collapse: an alternative to power gaintg for low leakage cell-based design," 제14회 한국반도체학술대회 Chip Design Contest, 2007년 2월.
  34. 김형옥, 신영수, "Physical design methodology for power gating circuits with transparent use of standard cells," 제13회 한국반도체학술대회, pp. 877-878, 2006년 2월.